数据编排支持人工智能（AI）的下一步发展( 三 ) 深度学习技术需要大量的张量

传感器融合是ADAS设计日益重要的一个方面，有助于提高终端系统的性能。由于环境条件会使单个传感器数据难以解读，因此人工智能模型必须有效地从众多不同类型的传感器（包括摄像头、激光雷达和雷达）中获取输入。
格式转换是至关重要的。例如，激光雷达（LIDAR）为笛卡尔空间中的目标物体提供深度信息，而雷达在极坐标系统上运行。许多模型通过将一个坐标空间转换为另一个坐标空间，更容易地进行传感器融合。类似地，来自多个摄像头的图像数据必须拼接在一起，并使用投影进行转换，从而将最有用的信息传递给人工智能模型。
较低级别的转换也同样需要。汽车原始设备制造商（OEM）从不同的供应商那里购买传感器模块，每个供应商都以自己的方式解读连接通信标准。这需要一些功能来解析这些传感器通过车载网络发送的数据包，并将数据转换为DNN可以处理的标准格式。出于安全考虑，模块也必须向ADAS单元进行身份验证，在某些情况下，还要发送加密数据。数据编排芯片支持从人工智能加速器引擎上卸载解密和格式转换功能。
通过使用在数据编排子系统中实现的前端信号处理功能来去除不必要的数据，可以实现进一步的优化。例如，用于处理来自麦克风和其他一维传感器输入的传感器，可以消除静音时或低级背景时的噪音，并减少车辆静止时传送的视频帧数量，从而减轻人工智能引擎的负载。

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图2：数据编排为人工智能功能加速提供了多种选择
一种针对数据编排而优化的架构
尽管FPGA内可配置互连和可编程逻辑的结合有助于数据编排任务，但FPGA架构则天生各不相同，它们如何处理对高带宽数据的需求是关键。传统上， FPGA并不被期望作为数据路径的核心元素，而是主要为与存储和I/O交互的处理器提供控制平面辅助。数据编排需要代表处理器和加速器去实现内核接收、转换和管理数据元素，这给传统的FPGA架构带来了巨大的压力。
为了支持数据编排的带宽要求，传统的FPGA需要极宽的总线来处理通过PCI Express和千兆以太网接口的多个数据流。例如，为了支持超过400Gb/s以太网数据的传输，设计人员必须使用可编程的互连电路，来对大约2048位宽的总线进行布线，以可靠地满足时序要求，这通常需要一个运行频率为几百兆赫兹的时钟。由于这种大型结构的拥塞和时序收敛问题，这样如此宽的互连是非常难以布线的。互连可能会消耗数十万个查找表（LUT），因为它们是无法用于执行数据编排或格式转换任务的。
Achronix Speedster7t系列FPGA器件克服了传统FPGA所面临的问题，其中部分原因是它采用了一种专用的二维片上网络（2D NoC），通过在网络的不同部分进行多个并行操作，这种互连可以实现高达20Tb/s的总带宽。相对于FPGA架构互连，二维片上网络不仅在速度上有了巨大的提升，而且能够在多个PCIe Gen5、400Gbps以太网端口和GDDR6存储器接口之间以更高的速率传输大量的数据，而不会消耗任何FPGA的可编程资源。
在Speedster7t FPGA器件中，片上网络在FPGA的整个表面提供了一个二维互连架构。它使用专用的网络接入点（NAP）将数据包发送到器件内任何位置的软核。每个NAP通过行业标准的AXI端口结构提供对FPGA内可编程逻辑模块或硬件资源的访问。东西向和南北向数据流都有独立的NAP ，为访问二维片上网络的逻辑提供了额外的灵活性和性能。这种定向分割有助于优化在相同的二维片上网络路径上开始和结束的传输延迟。在一个正交的二维片上网络路径上走线会增加一个小的、确定性的延迟。