有关AMD chiplet的一些思考半导体行业观察最有深度的半

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半导体行业观察最有深度的半导体新媒体，实讯、专业、原创、深度， 50万半导体精英关注！专注观察全球半导体最新资讯、技术前沿、发展趋势。《摩尔精英》《中国集成电路》共同出品，、摩尔芯闻、摩尔芯球Official Account当AMD 宣布将在 Hot Chips 上展示其最新的 Zen 3 微架构时，我期待着这家公司能披露更多的信息。而在 Zen 3 的演示中，情况也大致如此，这些新更新信息对于考虑 AMD 的增长战略非常重要。为了解释为什么这些信息很重要，我们必须讨论将两个元素（如 CPU 内核、完整的 CPU ，甚至 GPU）连接在一起的不同方式。
Connectivity: Ring, Mesh, Crossbar, All-to-All对于两个处理元件，连接它们的最简单方法是直接连接。类似地，对于三个元素，每个部分都可以直接连接到另一个部分。当我们在面对四个元素时，选项变得更多。这些元素可以类似地以多对多的配置排列，也可以排列成一个环。

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不同连接之间的区别可以归结为延迟、带宽和功耗。在右侧的完全连接情况下，每个元素都相互直接连接，从而实现完全连接带宽和最低延迟。但是，考虑到每个元素必须具有三个连接，因此需要权衡功耗。如果我们将其与环进行比较，每个元素只有两个连接，固定功耗，但是由于每个元素之间的平均距离不再恒定，我们必须在环周围传递数据，这会导致延迟和带宽取决于在环周围发送的其他内容。同样对于环，我们必须考虑它是只能在一个方向上发送数据，还是在两个方向上发送数据。

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几乎所有现代环设计都是双向的，允许数据在任一方向流动。对于本文的其余部分，我们假设所有环都是双向的。一些更现代的英特尔 CPU 具有双双向环，以双倍功耗为代价实现双倍带宽，但在非带宽受限的情况下，可以“关闭”一个环以节省电力。考虑这两种四元素设计的最佳方法是通过连接数和到其他元素的 average hops：4-Element 全连接：3 个连接， 1 average hop4 单元双向环：2 个连接， 1.3 average hops六元素配置也会发生同样的事情：在这里，带宽和功耗之间的平衡更为极端。环形设计仍然依赖于每个元素两个连接，而全连接拓扑需要每个元素五个连接。然而，全连接设计保持平均一跳访问任何其他元素，而环现在更复杂，平均每次访问 1.8 跳（hops）。我们可以无限期地扩展两者，但是在现代 CPU 设计中，如果增加所有功能以维护这些完全连接的设计，则性能上会有很大的权衡。这里还有一点需要注意，我们还没有考虑设计中可能还有什么——例如，以具有环而闻名的现代英特尔台式机 CPU 也会将 DRAM 控制器、IO 和集成显卡放在环上，所以 8 核设计不仅仅是一个 8 元素环：

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这是一个简单的模型，包括 DRAM 和集成显卡。说实话，英特尔并没有告诉我们有关连接到环的所有信息，这意味着很难确定所有东西的位置，但是通过综合测试，我们可以看到环跳的平均延迟。英特尔实际上已经开发出一种方法，通过让每个元素有机会拥有三个连接，将 8 个元素以非环方式连接在一起，但也不是完全连接。同样，这里的想法是为了改善延迟和带宽而牺牲一些能力：这类似于取立方体的八个角，在两侧创建环，然后在正交面上实施替代连接策略。这意味着每个元素都直接连接到其他三个元素，其他所有元素都相距两跳：扭曲超立方体， 8 个元素：3 个连接，平均 1.57 跳在下一代 Sapphire Rapids 中，英特尔为每个 CPU 提供 4 个连接，平均跳数为 1.43 。在一个环中超过 10 个元素，至少在现代核心架构中，由于延迟增加，这似乎有点问题。您最终会在环上施加越来越大的压力，因为更多的内核通常意味着需要更多的带宽来保持它们都接收到数据。英特尔和其他大核单芯片人工智能公司通过实施二维网格解决了这个问题。