有关AMD chiplet的一些思考( 三 ) 半导体行业观察最有深度的半

每个 CCX 超过 8 个内核由于 AMD 一直在缓慢增加其处理器的核心数量，它有两种方法可以做到这一点：更多的小芯片或每个小芯片的更多核心。随着未来几代 AMD 处理器有望拥有更多内核，它必须来自这两个选项之一。两者都是可行的，但是要考虑每个小芯片选项的核心数更多。我们在这篇文章中谈到了环如何权衡每个元素的功耗和连接以换取延迟和带宽，以及如何在环成为限制因素之前对可以放入ring中的元素或内核的数量进行明显的限制. 例如，英特尔拥有使用双带宽环的 10 个内核的处理器，但它投入到环中的内核数量最多是 12 个，而 Broadwell Server 系列处理器最终使用双 12 核环。请注意，由于额外的功能，每个环有 12 个以上的环挡。

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这里的每个环有 12 个用于内核的 ring stops ，两个用于环到环连接，一个用于 DRAM ，左环有两个额外的用于芯片到芯片和 PCIe 的停止。右边的那个环有效地连接了 17 个 ring stops/元件。在此之后，英特尔转向网格。将此场景应用于 AMD：如果 AMD 要将 Zen 3 中每个 CCX 的内核数量从 8 个增加，那么最明显的答案是 12 个内核或 16 个内核。在ring上，这两个听起来都不那么合适。AMD 在小芯片上增加内核的替代方法是简单地将 CCX 的数量增加一倍。与拥有两批四核的 Zen 2 一样，未来的产品可以改为拥有两批八核，这将很容易跃升至 16 核小芯片。值得注意的是， AMD 的下一代服务器平台 Genoa 预计将拥有超过 AMD 当前一代的 64 核。这 64 个核心是八个小芯片，每个小芯片有八个核心，每个小芯片有一个八核 CCX 。泄漏表明， Genoa 只是增加了更多的小芯片，但是这种策略并不是无限可扩展的。此外，考虑 AMD 在 EPYC 中的 IO die 。它实际上是一个crossbar ，对吧？所有的小芯片都聚集在一起进行连接，但是 AMD 的 IO 芯片本身就是一个环形交叉设计。

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我们最终从 AMD 得到的是一圈环。实际上，环要复杂一些：

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AMD 的 IO 芯片是一个大的外环，上面有八个挡块，其中一些挡块在环上有连接。它可以被认为是一个网格，或者一个二等分的环，它看起来像这样：

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对于二等分环，现在每个元素的连接数和平均延迟之间存在不均匀的平衡——一些元素有两个连接，其他元素有三个。然而，这与网格相似，因为并非每个元素都具有相同的带宽或延迟配置文件。同样重要的是要注意，一分为二的环可以有一个、两个或多个内部连接。
那么AMD的Zen 3 8核CCX真的是环连接吗？AMD告诉我们，它的八核CCX结构是双向环。如果真是这样，那么 AMD 将很难超越每个 CCX 的八个内核。通过简单地将 CCX 的数量加倍，它可以轻松地将每个小芯片的内核加倍，但除此之外，需要更改环。在我们的测试中，我们的结果表明，虽然 AMD 的核心复合体不是all to all连接，但它也不符合我们对环延迟的期望。简而言之，它不仅仅是一个环。AMD 一直对他们的 CCX 互连的确切细节非常谨慎——通过提供一张幻灯片说它是一个环加强了这样一个事实，即它不是一个全面的互连，但我们很确定它是某种形式的二等分环，AMD 决定从演示文稿中删除的一个细节。