高级封装将成为“芯”救世主？来源：内容由半导体行业观察

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来源：内容由半导体行业观察（ID:icbank）原创，作者：李飞，谢谢。
在今年芯片工业界最重要的会议之一HOTCHIPS上，高级封装成为了最热门的议程之一， Intel、TSMC、AMD等业界巨头都纷纷亮相。事实上，高级封装正在逐渐取代晶体管特征尺寸缩小，而在成为新的芯片进步的驱动力。
在过去的数十年中，半导体业界公认的主要技术进步推动力是摩尔定律，即周期性地缩小半导体工艺的特征尺寸，从而提升芯片集成度，降低成本，并且提高芯片性能。值得注意的是，降低特征尺寸能降低整体成本是摩尔定律能维持的首要经济学逻辑，正是它推动了半导体行业几十年来的高速发展。
然而，在近几年中，随着半导体工艺的特征尺寸缩小逐渐接近饱和，再进一步缩小半导体特征尺寸在降低成本方面的获益已经越来越小（新工艺研发成本极高，导致mask一次性NRE成本过高，仅仅只有极少数芯片公司能从新工艺中获取成本收益），同时在性能提升方面的收益也越来越小。这个时候，高级封装就成了延续半导体进步的新驱动力。
高级封装最关键的能力在于提供了一条进一步提升芯片集成度并且降低成本的技术路径。与摩尔定律试图缩小晶体管体征尺寸以提升芯片上晶体管数量并提升集成度不同，高级封装技术使用封装的形式来提升集成度，并不需要缩小晶体管特征尺寸，因此避开了半导体工艺上一些最难啃的骨头。除此之外，高级封装还通过chiplet（芯片粒）的方式进一步提升先进工艺下的芯片良率并降低成本，这一点更进一步地强化了高级封装技术演进背后的经济学动力。在传统的SoC中，如果由于半导体工艺导致的某一个地方出现了瑕疵，那么整个SoC芯片就无法使用。举例来说，如果整个晶圆上一次能生产10块大型SoC ，同时在成产过程中出现了两个瑕疵分布在两块不同的SoC上，那么就只剩下8块SoC可以用了，良率为80% 。这个良率问题在最新半导体工艺中尤其严重。另一方面，如果我们把SoC拆成很多面积较小的chiplet（例如一块晶圆上可以生产20个这样的chiplet），那么扣除两个因瑕疵无法使用的chiplet之后，仍然有18个chiplet可以使用，良率就提升到了90% 。在之后，可以使用高级封装技术把多个chiplet互联并封装到一起，能实现和大型SoC一样的集成度和性能。从这个例子中我们可以看出，高级封装技术能够在提升集成度的同时降低成本，从而维护了摩尔定律的基本逻辑。

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除了提升集成度和降低成本之外，高级封装还能提供更高的性能。在人工智能和高性能计算成为半导体市场主要引擎的时代，我们认为IO密度，尤其是计算逻辑和存储单元之间的IO密度和通信带宽，已经成为了决定计算性能的主要因素。在这样的情况下，高级封装能提供远超传统方式的IO密度和通信带宽，从而能进一步驱动芯片系统的性能。
如上所述，在今天，高级封装已经能完全实现当年摩尔定律背后的几大要素：提升集成度，降低成本，以及提升性能，因此它在今天已经成为半导体行业公认的新驱动力。最积极推动高级封装的厂商包括Intel ，以及AMD和TSMC的联盟，而Intel和AMD恰恰是目前高性能计算的最主流厂商，这也和符合我们之前分析的高级封装带来的芯片系统性能提升对于高性能计算应用获益最大。高级封装的“摩尔定律”